隨著晶體管變得越來越小，工作電壓也越來越低。在過去的嵌入式系統(tǒng)中應(yīng)用最普遍的就是5V電源。但典型嵌入式系統(tǒng)中的大多數(shù)元器件也轉(zhuǎn)而采用更低的電源電壓，以充分利用行業(yè)最新趨勢帶來的好處。另一方面，系統(tǒng)中的某些元器件需要更長的時間才能完成轉(zhuǎn)變。因此，在轉(zhuǎn)變過程中，系統(tǒng)中的某些元器件可能需要不同的供電電壓(如，在3.3V系統(tǒng)中存在5V器件，反之亦然)。這給嵌入式設(shè)計人員帶來了一些設(shè)計方面的挑戰(zhàn)。一種解決方案是采用邏輯電平轉(zhuǎn)換器，但采用電平轉(zhuǎn)換器并非成本效益最高的解決方案。本文將討論3.3V單片機(MCU)與5V外設(shè)接口的一些低成本設(shè)計思路。

如果要將5V設(shè)計轉(zhuǎn)為3.3V，第一件事就是尋求電源為3.3V但其他性能相同的單片機。大多數(shù)情況下，都能找到支持3.3V電壓的同等器件。而且，基本上，3.3V器件的成本與之持平，甚至更低。如果找不到可運行在3.3V條件下的替代器件，那么就必須采用雙電源了。本文的重點就是討論采用雙電源供電的設(shè)計。

對于5V和3V器件共存的設(shè)計，首先必須理解邏輯電平和輸入/輸出結(jié)構(gòu)。對于輸入，需要考慮VIH(保證被檢測為高輸入的電壓)和VIL(保證被檢測為低輸入的電壓)。將3.3V系統(tǒng)連接到5V器件時，VIH通常會比VIL帶來更大的問題。當然，這并不是說可以忽略VIL參數(shù)。驅(qū)動器件必須輸出高于接收器件VIH(min)值的電壓才能保證正確的邏輯檢測。但是，如果電壓太高也不好。

幾乎所有CMOS器件在所有I/O引腳都采用了某種形式的ESD保護。實現(xiàn)ESD保護最常見的方法是采用箝位二極管將這些引腳連接到Vdd和Vss。這通常意味著最大輸入電壓為Vdd+0.3V，最小輸入電壓為Vss-0.3V。如果電壓超出這一范圍，保護二極管就會導通。如果輸入端沒有串聯(lián)電阻，就會導致這些二極管通過極大電流，并有可能造成器件鎖死。這肯定不是所希望發(fā)生的。如果電壓足夠高(如3.3V系統(tǒng)中的5V輸入)，那么串聯(lián)電阻必須非常大才能保證箝位電流處于安全范圍內(nèi)。如果電阻足夠大，那么由于引腳電容和PCB布線而引起的低輸入容抗可能就會變得重要起來。RC時間常數(shù)會導致信號延遲。許多生產(chǎn)商都建議不要使用箝位二極管實現(xiàn)ESD保護。因此，采用串聯(lián)電阻并非將5V信號饋送到3.3V器件的最好方法。

讓我們看一下標準CMOS器件的邏輯電平，大多數(shù)器件的VIH(min)都是0.7Vdd或0.8Vdd。而VIL(max)大致在0.2Vdd或0.3Vdd。對于5V邏輯，對應(yīng)的VIH為3.5V或4.0V，VIL(max)為1.0V或1.5V。在低負載時，大多數(shù)CMOS器件的輸出都接近于電源電壓(0.1或0.2V)。隨著負載電流增加，VOH會變低。此時，確定VOH必須要考慮負載電流。

與串聯(lián)輸入電阻相比，更好的方法是采用電阻分壓器將5V信號轉(zhuǎn)換到3.3V輸入范圍內(nèi)。電阻值的選擇必須考慮到所有公差。

計算時可參考下面的公式：

R2/(R1+R2)×VOH(min)＞VIH(min)(輸入電壓為標稱值5V與最大負公差之和)

R2/(R1+R2)×VOH(max)

在上述計算過程中還應(yīng)當考慮到電阻值本身的公差。

另一種更簡單的解決方案是采用兼容TTL輸入的5V器件。TTL器件的VIH(min)是2.1V(Vdd為5V時)。在大負載值條件下，大多數(shù)3.3V器件可以支持更高的VOH電平。此時，解決方案是將外設(shè)器件更換為兼容TTL輸入的同等器件。

應(yīng)該很容易就可以發(fā)現(xiàn)帶有TTL輸入的類似器件。表1給出了一些例子。

如果正在使用必須采用5V供電的標準數(shù)字邏輯系列器件，那么可以尋找支持TTL輸入的同等器件。(如，可使用74HCT系列代替74HC系列。)如果需要使用電平轉(zhuǎn)換器，那么可使用“HCT”或“VHCT”型的數(shù)字緩沖器。在大多數(shù)情況下，這一TTL輸入解決方案都比采用專用電平轉(zhuǎn)換器便宜。